为满足高速、高集成度和低EMI的要求,提出了一种分离栅VDMOS器件。通过在JFET区集成梳状MOS电容、漂移区电阻,构成内部集成RC吸收器,减小了器件关断过程中漏端电压斜率dVds/dt和电流斜率dId/dt。仿真结果表明,相比于常规VDMOS,该VDMOS的漏端过冲电压从535 V降低到283 V,抖动频率从42 MHz降低到33 MHz,抖动持续时间从65 ns缩短到30 ns。
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