一种改进乘法器的设计与实现

作者：杨湲

来源：绵阳师范学院学报, 2019, 38(02): 37-58.

DOI：10.16276/j.cnki.cn51-1670/g.2019.02.008

• 移位相加
• 乘法器
• 部分积
• 模块化设计
• 运算速度

根据移位相加原理,设计了常见的乘法器,并在此基础上做了两点改进.第一步通过调用条件加法器、条件移位寄存器,以此来减少部分积的加法运算;第二步通过对乘法器的前端处理,进一步减少条件加法器的调用次数,以此来提高运算速度.系统采用模块化设计,分别对三种乘法器进行了实验仿真,仿真结果对比可得:在100 MHz的时钟下,改进的乘法器比常见的乘法器加法器的调用次数少9,运算速度快0. 8 ns,因此在一定程度上验证了改进思想的正确性.

• 单位
  电子信息工程学院; 西华师范大学