基于宏块的HEVC编码器数据存取架构

作者：黄霖; 施隆照; 付文恺

来源：中国集成电路, 2022, 31(06): 44-77.

• 视频编码
• 数据传输
• DDR
• FPGA

新一代视频编码标准（High Efficiency Video Coding,HEVC）与AVC/H.264相比，在相同视觉质量条件下可以节省50%的码率，但HEVC视频编码器的FPGA硬件实现非常复杂，对视频数据存取要求非常高，特别是编码所需的原始图像和参考图像数据的存取。本文根据HEVC的CTU块编码流程，提出了一种满足高效编码器实时编码所需数据的存取实现方案，给编码器实现实时编码创造有利条件，实现了HEVC视频编码器所需数据的高效稳定的读写。整个设计在VCS仿真环境上验证了读写逻辑的正确性，并在Intel公司的Arria10型号FPGA板上通过了在线测试。测试结果表明，在DDR4接口工作在266MHz频率下，按本文设计的存储器架构可以满足编码器实现1080P120@fps的编码所需数据的读写。