嵌入式高性能处理核的时序收敛设计方法

作者：李旭; 周海斌; 王兴家; 李世平

来源：集成电路应用, 2021, 38(06): 6-7.

DOI：10.19339/j.issn.1674-2583.2021.06.003

• 嵌入式高性能处理核
• 时序收敛
• 物理设计
• 布局
• 布线

提出了一种适用于嵌入式高性能处理核时序收敛的精细化物理设计方法,针对嵌入式高性能处理核的特定结构、关键路径,从精细化物理设计的角度,以最小的代价最大限度进行时序收敛,基于深亚微米工艺,可实现嵌入式高性能处理核频率为1.5GHz的时序收敛。

• 单位
  中国电子科技集团公司第十四研究所