基于异构FPGA的目标检测硬件加速器架构设计

作者：夏琪迪; 颜秉勇^*; 周家乐; 王慧锋

来源：华东理工大学学报, 2021, 47(06): 706-715.

DOI：10.14135/j.cnki.1006-3080.20201027003

• 现场可编辑门阵列
• 目标检测
• 硬件加速
• 高层次综合

采用粗细粒度优化、参数定点化与重排序等多种硬件加速方法,基于FPGA+SOC异构平台提出了一种低功耗目标检测加速器架构。针对现有研究的设计局限性,在Zynq 7000系列FPGA上对YOLOv2算法进行新型多维度硬件加速,并对加速器性能和资源耗费进行深入分析建模,验证架构的合理性;为充分利用片上硬件资源,对各个模块进行特定优化设计,针对被忽视的底层繁琐数据访问,改进加速器数据访存机制,有效减少了系统传输时延。实验结果表明,该架构在PYNQ-Z2平台上获得了26.98 GOPs的性能,比现有的基于FPGA的目标检测平台提高了约38.71%,功耗仅为2.96 W,对目标检测算法的实际应用具有深远意义。

• 单位
  华东理工大学