在JPEG2000专用集成电路设计中,DWT和Tierl编码之间的接口存储器设计直接影响DWT交换的系数存储和LL子带数据的再读取,及为给Tier1的位平面编码器提供码块数据.本文使用了二块片内DPRAM实现上述存储,提出了一种简单而高效的读写策略,并实现了该方法的FPGA仿真,性能分析表明DWT和位平面编码器并行性接近90%.