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摘要
本发明提供的一种基于中断响应机制的多体制雷达预处理实现方法,通过判断帧同步信号以及脉冲同步信号是否来到,对回波数据依次进行快时间写入DDR、慢时间读出DDR、对回波数据进行处理之后写入DDR、以及读出DDR。本发明实现过程中对FPGA要求不高,仅需少量的片上存储资源Block RAM就能实现,成本低；实现兼容不同型号的DDR,可移植性好；对DDR存储空间划分成块,分块使用的实现方式使得FPGA只需外挂一片DDR器件,节省硬件资源保障雷达信号处理机的小型化设计目标。因此本发明可以在保证雷达预处理技术性能的前提下,实现低成本、小型化、通用化的设计目的,缩短开发周期,降低研发成本。
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