基于CPLD的1/100秒计时器电路

作者：张艳阳

来源：商场现代化, 2008, (11): 383-384.

• CPLD
• VHDL
• 计时器

本设计为基于CPLD的1/100秒计时器电路计时器能实现0.01 s～59.99s的计时功能,计时误差≤0.01 s,具有启、停和清零功能,计时数据采用七段数码管显示。所有电路采用美国ALTERA公司的EPM7128SLC84-15芯片实现,使外围电路简单,性能可靠,特别是该芯片具有现场可编程功能,使修改设计简单。在软件设计中使用了功能按键消抖技术,使功能操作准确无误。

• 单位
  长沙民政职业技术学院