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摘要
针对CCSDS标准中近地通信的LDPC码，为了提高准循环低密度奇偶校验（QC-LDPC）译码器的吞吐率和资源利用率，设计实现了一种低复杂度高速并行译码器。译码器整体采用流水线结构，通过改进校验节点与变量节点的更新方式，在不增加运算复杂度的情况下使信息处理所消耗的时间更短，压缩单次迭代所需时间，提高了译码器的吞吐量。以现场可编程门阵列（FPGA）作为实现平台，仿真并实现了基于归一化最小和算法的（8176,7154） LDPC译码器。结果表明，当译码器工作频率为200 MHz、迭代次数为10次的情况下，译码吞吐量可达到160 Mbit/s，满足大多数场景的应用需求。
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