一种低抖动时钟稳定电路的抖动分析仿真

作者：胡亚群; 刘威

来源：电子设计工程, 2023, 31(13): 1-5.

DOI：10.14022/j.issn1674-6236.2023.13.001

• 流水线型模数转换器
• 时钟占空比调整器
• 抖动
• 相位噪声

流水线型模数转换器（Pipeline ADC）中采样时钟的占空比和抖动(jitter)会对Pipeline ADC的有效位数以及信噪比有着显著的影响。因此，该文提出一种包含时钟缓冲器、时钟沿合成电路、RC积分检测器和可控电流源反相器的低抖动时钟占空比调整电路，并对电路抖动设计及其仿真方式做了具体阐述。该电路基于TSMC 0.18μm CMOS工艺设计，经过版图后仿真后，结果表明，该电路能将20～150 MHz频率范围内、占空比为20%～80%之间的输入时钟精确调整到50%占空比，精度在±1%，输出时钟下降沿附加抖动在150 fs以内。将其应用在16 bit、80 MHz Pipeline ADC中，ADC输入信号为200 MHz时，系统信噪比能够达到71 dB。

• 单位
  武汉大学深圳研究院