High-Level Synthesis用户验证流程中的便携式激励建模

作者：Mike Andrews; Mike Fingeroff

来源：中国集成电路, 2018, 27(04): 51-55.

在过去一两年中,"便携式激励"已经成为验证领域的热门话题,但是像诸多"新"概念一样,它也是在一些既有工具和方法基础上演变而来的。例如,凭借基于图形的激励自动化工具(如Questa inFact),让不同设计抽象层次之间拥有共同的激励模型在多年前就已成为现实。High-Level Synthesis(HLS)可将System C/C++综合到RTL,这已经存在许多年。在C级使用混合内部开发环境或定向C测试进行功能验证的大多数用户均可采用该技术。然而,随着HLS现在支持超大规模的分层设计,对新验证方法的需求越来越突出,它需要支持符合高性能和高生产价值约束的System C/C++随机激励,以便在C级实现覆盖率收敛,而后还可以精确再现激励以测试综合RTL,确保万无一失。本文介绍了一种方法,可用于定义(和改进)激励模型以帮助达到100%的C++HLS DUT代码覆盖率,然后再在使用综合RTL的System Verilog或UVM测试平台中重复使用。如果拥有一个真正通用的模型,还可以在两个环境之间保持随机的稳定性,如此一来,在一个域中发现某些问题时,便可在另一个域中调试。