Sigma-Delta模数转换器的三级数字抽取滤波器设计

作者：胥珂铭; 高博^*; 龚敏

来源：电子与封装, 2021, 21(09): 55-60.

DOI：10.16257/j.cnki.1681-1070.2021.0906

• Sigma-Delta模数转换器
• 数字抽取滤波器
• 高精度
• 低资源消耗

提出了一种高精度、低资源消耗的Sigma-Delta模数转换器(Analog-to-Digital Converter,ADC)的数字抽取滤波器结构。该滤波器分为三级,整体降采样率为32,由锐化积分梳状级联滤波器(Sharpen Cascaded Integrator-Comb Filter, SCIC Filter)、有限长单位冲激响应滤波器(Finite Impulse Response Filter, FIR Filter)、半带滤波器(Half Band Filter, HB Filter)组成。该滤波器还使用了乘法器复用的结构,可以减少乘法器数量,设计中只使用了4个乘法器,节约了大量现场可编程逻辑门阵列(Field Programmable Gate Array, FPGA)板资源。滤波器使用MATLAB设计参数,Verilog HDL编写代码,使用Quartus软件进行板级综合设计,最终该设计比普通设计节省了26.3%的逻辑单元和15.6%的寄存器资源。使用MATLAB设计的五阶反馈调制器模型输出250 k Hz信号,调制器理想信噪比(Signal-Noise Ratio, SNR)为149 d B,最终滤波器输出SNR达到134 d B。