一种面向ZynqNet硬件加速器的缓存优化结构设计

作者：陈卓; 陈羿多; 田春生; 邱培熠; 邸志雄^*

来源：微电子学, 2023, 53(05): 841-845.

DOI：10.13911/j.cnki.1004-3365.230098

• ZynqNet
• FPGA
• 神经网络加速器

卷积神经网络ZynqNet广泛应用于边缘设备，但是现有FPGA硬件加速方案的帧率都小于30 FPS,较难满足实时性要求强的场景。文章聚焦于ZynqNet的FPGA加速性能提升，设计了基于多特征块并行计算结构，优化对Expand层的支持，增强了特征的复用，优化输出缓存，并可有效减少访存次数；设计了深度优先的特征和权重缓存机制，采用多Bank的缓存方式，仅需一个周期就能完成特征和权重的读取。基于Xilinx Xc7z045 FPGA芯片，完成了加速器硬件实现与性能测试，工作频率为166 MHz,计算性能为49 FPS,相比传统将整个网络部署到FPGA的方案，计算性能实现3倍加速，能效比提高了5倍。

• 单位
  西南交通大学; 中国铁道科学研究院集团有限公司; 北京微电子技术研究所