6-T CMOS SRAM单元稳定性分析及设计优化

作者：蔡洁明; 魏敬和; 刘士全; 胡水根; 印琴

来源：半导体技术, 2015, 40(04): 261-272.

DOI：10.13290/j.cnki.bdtjs.2015.04.004

• 6-T存储单元
• 噪声容限
• 读稳定性
• 写可靠性
• 设计优化

介绍了一种由两个交叉耦合反向器构成的6-晶体管(6-T)存储单元的噪声容限分析方法。对6-T CMOS SRAM单元的稳定性作了分析及仿真。借助SPICE和MATLAB工具,对存储单元在数据保持和数据读取时的稳定性、数据写入过程中的可靠性及其之间的关系进行了深入研究。对可能影响噪声容限的因素,如单元比、上拉比、MOS管的阈值电压、位线预充电压、电源电压以及温度进行了仿真讨论,并从中得到合适的电路设计参数。流片结果表明,理论分析与实测数据相符。分析数据对基于CSMC 0.5μm CMOS工艺的SRAM电路设计优化具有指导作用。

• 单位
  中国电子科技集团公司第五十八研究所