一种基于FPGA+DDR3的雷达数据高速重排方法

作者：黄禹铭

来源：火控雷达技术, 2022, 51(02): 70-74.

DOI：10.19472/j.cnki.1008-8652.2022.02.013

• FPGA
• DDR3
• 跳变地址读写
• 重排

由于现场可编程门阵列(FPGA)处理速度快、数据吞吐量大，双倍速率同步动态随机存储器(DDR)存储容量大、价格低，因此多数雷达均采用FPGA+DDR3的架构实现数据重排。但由于DDR3跳变地址读写效率低，导致重排速度慢，已不能满足现代雷达对信号处理速度提出的要求。因此本文提出了一种高速重排方法，通过数据拼接、按块读取、设计同时读写时序等操作，可大幅度减少地址跳变次数，提升重排速度，以满足现代雷达对信号处理速度提出的要求。

• 单位
  中国电子科技集团公司第二十九研究所