一种低损耗LTCC威尔金森功分器设计

作者：蔡壮; 叶强

来源：电子元件与材料, 2016, (07): 49-52.

DOI：10.14106/j.cnki.1001-2028.2016.07.012

• 低温共烧陶瓷
• 功分器
• 交叉叠层
• 低插损
• 寄生电容
• 小型化 LTCC
• power divider
• stratified stack
• low insertion loss
• parasitic capacitance
• miniaturization

设计了一种低损耗LTCC威尔金森功分器。采用低温共烧陶瓷技术,达到器件小型化设计的目的。利用交叉叠层的方法,减小了两路电路自身的寄生电容从而减小了功分器的插入损耗。为了验证该设计的可行性,采用这种结构设计制作通带为1 425~1 900 MHz的威尔金森功分器,加工后测得其插入损耗小于–3.25 d B,尺寸仅为3.2mm×1.6 mm×0.9 mm。

• 单位
  中国计量大学