摘要

设计一种超高速全数字真随机数发生器,使用嵌入亚稳态环节的环路振荡器作为随机源。对元胞自动机电路进行改良,向其中添加随机存储的特性,并将其作为后处理电路的一部分,提高了数据的熵值和伪随机性。后级电路采用异或链电路和 DES 加密算法,提高随机序列的每比特熵值,改善输出的统计特性。该方案具有良好的可移植性,极高的生成速率,偏低的资源使用和自定义扩展功能。通过 FPGA 版级验证,真随机数生成速率可达 1 Gb/s,具有一定的应用价值。