本发明公开了一种基于FPGA的同步分段延时链的DPWM模块,其特征是包括：基于计数器的时钟控制模块、基于锁相环的粗延时模块、基于加法器链的细延时模块、与门和RS锁存器。本发明能提高脉宽调制器的时间分辨率和占空比线性度和稳定性,增强脉宽调制器的鲁棒性,从而缩小DC#DC转换器的纹波和稳定时间,抑制并减弱调制过程出现的过冲和振铃。
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