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摘要
在深入分析JESD204B协议内容的基础上,通过数据组合和数据映射2个模块实现传输层,通过同步、对齐字符插入模块和编码3个模块实现数据链路层。采用Verilog HDL基于4路并行处理设计了符合协议要求的发送端电路RTL模型,设计的模型能够支持9种链路配置,每种配置均支持N′=16和N′=8。UVM验证系统验证结果表明设计的模型能够实现和接收端的链路同步,且接收端解帧结果和发送端原始数据完全一致。基于某65 nm工艺库的综合结果表明,设计的电路单个通道最高工作频率为1.25 GHz,能够满足协议支持的最高速度。
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单位中国电子科技集团公司第五十八研究所
