串行SCL极化码译码器

作者：刘丽华; 管武; 梁利平

来源：微电子学与计算机, 2018, 35(12): 64-69.

DOI：10.19304/j.cnki.issn1000-7180.2018.12.013

• 极化码SCL译码器
• 串行
• 资源消耗低
• FPGA实现

基于列表的极化码串行抵消译码算法(SCL算法)可以改善中短码长的误码性能,但其递归结构大大降低了译码吞吐率,但同时也带来了大的硬件复杂度和硬件资源消耗.本文提出了非递归结构的基于似然比的列表串行抵消译码算法(LLR-SCL算法),设计了码长为1 024比特、搜索路径为2的LLR-SCL译码器.仿真测试表明,该译码器具有较好的误码性能,且在Xilinx XC7V2000FPGA上主频可以达到227 MHz,占用硬件资源较低,复杂度小.

• 单位
  中国科学院微电子研究所; 中国科学院大学