五级流水线RISC-V处理器的研究与性能优化

作者：李介民; 张善从

来源：微电子学与计算机, 2022, 39(03): 78-85.

DOI：10.19304/j.issn1000-7180.2021.0856

• RISC-V
• 5级流水线
• 性能
• CoreMark
• 存储架构
• AHB

国内基于RISC-V指令集的嵌入式处理器的研究在近几年内得到了快速发展.在性能评估研究上多集中于2-3级流水的小规模、低功耗处理器，针对5级流水架构处理器的性能量化研究较少.针对该问题，在传统5级顺序流水架构的基础上，分别从RISC-V指令预测、流水线机制、乘除法算法、存储架构等方面分析处理器优化的策略.针对不同策略优化的处理器以AHB片上互联、APB桥接的方案实现外部模块的搭载.在FPGA上完成软硬件协同仿真验证，并在Xilinx的XC7K325T开发板上运行性能评估测试程序CoreMark,依据运行结果着重分析不同静态预测算法、不同周期乘除法运算、外挂存储的容量与设计等因素对处理器的影响.最终实现的处理器基于RV32IMZicsr架构，采用了半静态预测(资源优化)、流水线检测转发机制(处理优化)、短周期乘除法(计算优化)、最优存储架构(取指与访存优化)等性能优化策略.CoreMark跑分达到3.06 CoreMark/MHz.

• 单位
  中国科学院; 中国科学院空间应用工程与技术中心; 中国科学院大学