长期演进(LTE)中基于ASIC速率匹配算法的并行设计

作者：刘涛; 汪玉

来源：科学技术与工程, 2014, 14(22): 56-61.

DOI：10.3969/j.issn.1671-1815.2014.22.011

• 长期演进(LTE)
• 速率匹配
• 并行处理
• ASIC

给出一种基于ASIC的长期演进(LTE)速率匹配并行设计方案。速率匹配是LTE物理层比特级处理流程中重要的一步,LTE的高峰值速率要求其并行处理。已有的并行设计方案需要用到大量的小容量RAM,用于ASIC时会增加片上存储的面积。深入分析速率匹配算法的特性,通过数据分组和添加少量哑元,只用了少量的RAM实现了8 bit并行处理。在Synopsys VCS平台仿真并用Synopsys DC工具综合,结果表明本方案性能满足LTE宏站(三个20 MHz扇区)的需求,而存储面积相比于现有的使用大量小RAM的方案显著减小。

• 单位
  中兴通讯股份有限公司; 清华大学