基于FPGA的FESH分组密码算法高速实现

作者：王建新; 周世强; 肖超恩^*; 张磊

来源：信息网络安全, 2021, 21(01): 57-64.

• FESH
• 分组密码
• Verilog HDL高速实现
• 流水线设计

FESH分组密码算法为2019年全国密码算法竞赛中进入第二轮评选的密码算法。文章对该算法的FESH-128-128型进行Verilog HDL高速实现,在有限状态机的基础上对顶层模块采用流水线设计方法进行优化,通过寄存器存储中间数据,提高运行效率。实验结果表明,在软件Quartus II 15.0上使用5CEFA7F31C6芯片进行综合设计,采用流水线设计方法进行优化后,算法最高运行速率达到296.74?MHz,相较于有限状态机实现提高了98.28%;吞吐率达到37.98?Gbps,相较于有限状态机实现提升了约33倍。

• 单位
  北京电子科技学院; 北京工商大学