0.18 μm CMOS高集成度可编程分频器的设计

作者：郑立博; 张长春; 郭宇锋; 方玉明; 刘蕾蕾

来源：南京邮电大学学报(自然科学版), 2014, 34(03): 75-79.

DOI：10.14132/j.cnki.1673-5439.2014.03.007

• 可编程分频器
• 除2/除3分频单元
• 电流模逻辑
• 相位噪声

采用标准0.18μm CMOS工艺,提出了一种高集成度可编程分频器。该电路所采用技术的新颖之处在于:基于基本分频单元的特殊结构,对除2/除3单元级联式可编程分频器的关键模块进行改进,将普通的CML型锁存器集成为包含与门的锁存器,从而大大提高了电路的集成度,有效地降低了电路功耗,提升了整体电路速度,并使版图更紧凑。仿真结果表明,在1.8 V电压、输入频率Fin=1 GHz的情况下,可实现任意整数且步长为1的分频比,相位噪声为-173.1 dBc/Hz@1 MHz,电路功耗仅为9 mW。

• 单位
  东南大学; 南京邮电大学; 毫米波国家重点实验室