基于Vivado HLS的硬件设计效能评估

作者：戴源; 白雨鑫; 张伟; 陈鑫

来源：电脑知识与技术, 2021, 17(19): 1-4.

DOI：10.14004/j.cnki.ckt.2021.1845

• FPGA
• 高层次综合
• 高级语言
• Vivado HLS
• Verilog
• PDP

本文为了研究面向FPGA芯片的高层次综合工具Vivado HLS在硬件设计中的性能,分别利用C++语言与Verilog语言设计移位寄存器,通过比较两种设计方法在不同输出位宽下,其时序、功耗、PDP以及资源使用量上的差别来评估HLS工具在硬件电路设计上的效率与功能性。实验结果表明,虽然HLS工具综合得到的Verilog代码表现不如手工直接编写的Verilog代码,但其以高级语言作为输入的特性还是能满足让设计师在不需要掌握硬件描述语言的情况下利用FPGA实现算法加速的目的。

• 单位
  南京航空航天大学; 电子信息工程学院