FPGA可编程逻辑器件的高速性能是建立在稳定可靠的时钟之上的,因此时钟管理是FPGA设计中一个非常关键的步骤。文章对FPGA内使用的时钟类型进行了分析,讨论了相近时钟源的切换控制机制;然后探讨了任意频差的不同时钟源切换的问题,利用FPGA内部的CCM(时钟控制模块)对备选时钟源的有效性进行检测,采用VHDL语言设计了不同时钟源的自动切换功能,通过QuartusⅡ软件进行功能仿真,验证了设计的可行性。
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