AES加密引擎并行化设计与实现

作者：苏阳

来源：武汉大学学报(理学版), 2013, (05): 471-476.

DOI：10.14188/j.1671-8836.2013.05.007

• AES-256
• IP核
• 加密引擎
• 多密码引擎
• 并行化 AES-256
• IP core
• encryption engine
• multiple cipher engine
• parallelism

在自主设计AES-256加密算法IP核的基础上,提出了AES加密引擎和多密码引擎SoC的硬件结构,对它们内部的并行化设计进行了研究和分析.通过对加密引擎的逻辑综合和多密码引擎并行模块的定量分析发现,在160MHz的核心频率下,4个AES-256密码引擎并行模块受总线影响下的系统吞吐率为3.06Gb/s.与同类设计相比,本文的并行化设计占有更小的面积资源,具有更大的系统吞吐率,达到了多引擎并行化设计的目标.

• 单位
  中国人民武装警察部队工程大学