基于FPGA的稀疏化卷积神经网络加速器

作者：狄新凯; 杨海钢

来源：计算机工程, 2021, 47(07): 189-204.

DOI：10.19678/j.issn.1000-3428.0058640

• 卷积神经网络
• 稀疏性
• 现场可编程门阵列
• 并行加速器
• 数字信号处理器
• 加法树

为消除卷积神经网络前向计算过程中因模型参数的稀疏性而出现的无效运算,基于现场可编程门阵列(FPGA)设计针对稀疏化神经网络模型的数据流及并行加速器。通过专用逻辑模块在输入通道方向上筛选出特征图矩阵和卷积滤波器矩阵中的非零点,将有效数据传递给由数字信号处理器组成的阵列做乘累加操作。在此基础上,对所有相关的中间结果经加法树获得最终输出特征图点,同时在特征图宽度、高度和输出通道方向上做粗颗粒度并行并寻找最佳的设计参数。在Xilinx器件上进行实验验证,结果表明,该设计实现VGG16卷积层综合性能达到678.2 GOPS,性能功耗比为69.45 GOPS/W,其性能与功耗指标较基于FPGA的稠密网络加速器和稀疏网络加速器有较大提升。

• 单位
  中国科学院; 中国科学院大学