面向SM3算法的高性能FPGA实现

作者：王汉宁; 孙浩; 邓辰辰; 杨锦江

来源：微电子学与计算机, 2023, (07): 105-110.

DOI：10.19304/J.ISSN1000-7180.2022.0664

• SM3算法
• FPGA
• 高性能设计
• 关键路径
• 可并行性

现有SM3算法的高性能实现,主要采用多级流水线结构和不同关键路径优化策略,提升SM3算法实现的吞吐量.但多级流水线形式的设计会消耗大量硬件资源.本文首先充分挖掘了SM3算法在FPGA平台的可并行性,通过增加少量的寄存器,降低了算法关键路径的逻辑深度,并通过消息扩展与压缩函数并行执行的方法,仅用1 211个LUT的逻辑资源实现了单核2.55 Gbit/s的吞吐量.相比已有方案单位逻辑资源的吞吐量提升了5.40倍,面积更小、功耗更低、性能更高.最终基于该结构设计了32核的SM3算法硬件,能够实现比已有64级流水线结构更高的吞吐量,且硬件开销更低,单位逻辑资源的吞吐量提升了2.27倍.

• 单位
  清华大学; 清华大学无锡应用技术研究院