伪逻辑电路是数字集成电路设计教学中的难点。伪PMOS逻辑电路的输出一般会连接反相器进行电平调整,但是输出反相器的存在也带来了静态功耗的问题,需要引入电平拉升电路进行电平的补偿。电平拉升实现了输出高电平接近电源电压Vdd,但是也带来了新的问题,就是存在无法翻转到低电平的可能,需要仔细地设计电路中每个元件的尺寸,来实现逻辑的正确。
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