基于GaAs HBT工艺的低相位噪声锁相环

作者：王增双; 朱大成; 孔祥胜; 廖文生; 高晓强

来源：半导体技术, 2020, 45(04): 268-273.

DOI：10.13290/j.cnki.bdtjs.2020.04.004

• 锁相环(PLL)
• 分频器
• 鉴相器
• 相位噪声
• GaAs异质结双极晶体管(HBT)工艺

设计了一款低相位噪声的锁相环(PLL),该PLL主要由可编程分频器、鉴相器和锁定指示电路等组成,通过外接参考时钟、有源环路滤波器和压控振荡器(VCO)构成完整的PLL频率源。研究了PLL频率源中各个噪声源及其传递函数,通过降低可编程分频器的相位噪声和提高鉴相器工作频率的方法,降低PLL频率源环路内的相位噪声。采用GaAs异质结双极晶体管(HBT)工艺对PLL进行了设计、仿真和流片,PLL芯片面积为1.95 mm×1.95 mm。测试结果表明,在电源电压5 V条件下,该PLL电流为250 mA,射频输入频率为0.01～2.2 GHz,鉴相器工作频率为0.01～1 GHz,分频比为2～32,典型归一化本底噪声为-232 dBc/Hz;当VCO输出频率为6 GHz,鉴相频率为500 MHz时,PLL频率源的相位噪声为-121 dBc/Hz@10 kHz。

• 单位
  中国电子科技集团公司第十三研究所