基于Verilog HDL语言的FPGA浮点数加减法运算的实现

作者：谢文彬

来源：机电信息, 2018, (24): 92-95.

DOI：10.19514/j.cnki.cn32-1628/tm.2018.24.051

• 浮点运算
• Verilog HDL语言
• 现场可编程门阵列
• 仿真

针对数控系统中刀具补偿、插补计算常采用浮点运算的问题,基于FPGA技术特点,采用Verilog HDL语言实现32位浮点数的加减法运算,并通过仿真,验证其正确性。