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摘要
Cet article d谷crit la simulation et la conception d%26apos;un synth谷tiseur de fr谷quence destin谷 pour les applications des communications mobiles sur GSM. Dans ce travail, nous discutons les effets du bruit de phase dans chaque composant dans le circuit et les raies de r谷f谷rence sur les performances du syst豕me. Une 谷valuation pr谷cise du filtre de boucle est n谷cessaire afin d＊optimiser les performances du circuit en trouvant un compromis entre le temps du changement de la fr谷quence (PLL lockup time) et les raies de r谷f谷rence. Mots-cl谷s : PLL, GSM, synth谷tiseur de fr谷quence, bruit de phase.
