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摘要
本发明属于雷达通信技术领域,公开了一种基于FPGA的级联FIFO模块的设计方法,级联FIFO模块包括：第一FIFO模块和第二FIFO模块,FPGA的数据采集系统的输出端连接所述第一FIFO模块的输入端,第一FIFO模块的输出端连接所述第二FIFO模块的输入端,第一FIFO模块的输入端为级联FIFO模块的输入端,第二FIFO模块的输出端为级联FIFO模块的输出端。基于FPGA的级联FIFO模块的设计方法包括：建立级联FIFO模块的参数模型；基于该模型,分别计算第一FIFO模块和第二FIFO模块的参数。本发明能够解决现有FIFO模块核的设计约束,提供更高的输入输出位宽比节省系统资源。
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