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摘要
文中介绍了符合Core Connect规范的高性能处理器局部总线在So C芯片中的应用。为了提高基于PPC架构的So C芯片性能,增加存储带宽利用率,提出一种基于PLB双总线的高速存储接口的设计。文中还描述了高速从接口和DDR3控制器的体系架构设计,并通过对DDR3控制器的数据训练和自测试等关键技术和难点的介绍,实现了高速存储系统的设计。通过仿真可知,基于该接口的So C芯片中DDR3 SDRAM的带宽利用率能提高到85%以上。通过PCB板上信号完整性分析表明,该接口应用于电路板上的走线串扰小,测试得到的眼图清晰端正,满足设计要求。
