基于RISC-V的神经网络加速器硬件实现

作者：鞠虎; 高营; 田青^*; 周颖

来源：电子与封装, 2023, 23(02): 72-77.

DOI：10.16257/j.cnki.1681-1070.2023.0016

• RISC-V
• 神经网络
• 可变张量加速器
• 通用矩阵乘
• 深度学习编译器

针对第五代开放精简指令集（RISC-V）的人工智能（AI）处理器较少、先进的精简指令微处理器（ARM）架构供应链不稳定、自主可控性弱的问题，设计了以RISC-V处理器为核心的神经网络推理加速器系统级芯片（So C）架构。采用开源项目搭建So C架构；基于可变张量加速器（VTA）架构，完成深度神经网络加速器指令集设计；通过高级可扩展接口（AXI）连接处理器与VTA，并采用共享内存的方式进行数据传输；基于深度学习编译栈实现卷积运算和神经网络部署。试验结果表明，所设计的架构可灵活实现多种主流的深度神经网络推理任务，乘法累加单元（MAC）数目可以达到1 024，量化长度为有符号8位整数（INT8），编译栈支持主流神经网络编译，实现了修正后的ZFNet和ResNet20神经网络图像分类演示，在现场可编程逻辑门阵列（FPGA）电路上整体准确率分别达到78.95%和84.81%。

• 单位
  中国电子科技集团公司第五十八研究所