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摘要
随着ASIC、SoC和FPGA在工业生产和科研工作中的广泛应用,作为硬件描述语言的Verilog HDL已成为实现集成电路设计的重要方式,而设计师对其中赋值操作的错误使用,也导致了部分设计的不正确.因此,对于Verilog HDL中赋值操作的深入了解也成为解决设计中隐藏问题的瓶颈.基于层次化事件队列,对设计中经常遇到的赋值操作问题进行了深入剖析,并结合工作实际给出了避免设计中竞争问题出现的方法.
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随着ASIC、SoC和FPGA在工业生产和科研工作中的广泛应用,作为硬件描述语言的Verilog HDL已成为实现集成电路设计的重要方式,而设计师对其中赋值操作的错误使用,也导致了部分设计的不正确.因此,对于Verilog HDL中赋值操作的深入了解也成为解决设计中隐藏问题的瓶颈.基于层次化事件队列,对设计中经常遇到的赋值操作问题进行了深入剖析,并结合工作实际给出了避免设计中竞争问题出现的方法.
