基于MIPS32指令集架构设计了一款可以实现斐波那契数列的处理器。处理器设计没有运用经典五级流水线技术，而是设计了六级流水线，并且采用数据定向前推的方法解决数据相关问题以及延迟转移，采用分支延迟槽的方法解决控制相关问题。设计完成后，使用Modelsim仿真软件对处理器进行指令集及功能仿真，仿真结果表明，在50 MHz时钟频率下处理器指令集及功能正常运行。最后，在FPGA开发板上进行验证，实现了软件与硬件交互，验证结果表明，该设计可以正确实现斐波那契数列，满足预期设计要求。
科研之友
微信
新浪微博
Facebook
分享链接
