集成电路制造中应力位错的改善方法研究

作者：程江伟

来源：集成电路应用, 2021, 38(07): 56-58.

DOI：10.19339/j.issn.1674-2583.2021.07.015

• 集成电路制造
• 位错
• 浅槽隔离
• 应力
• 电学性能

针对集成电路制造过程中遇到的硅晶体滑移位错以及其引发的低良率问题(表现为器件漏电),提出改变衬底硅的形貌结构(角度)来改善滑移位错的方法。减小衬底硅的倾斜角度可以提高衬底硅材料的应力耐受能力,其机理是通过改变硅衬底的形貌结构,增大衬底硅承受机械应力的有效体积,分散和缓释了上电时电场力和机械应力的综合冲击。相应地,当滑移位错缺陷发生时,缓释的应力也会降低位错的传导速率,从而抑制位错缺陷的传导范围。电性参数表明:在可获得的衬底硅角度的范围内,越小的衬底硅倾斜角度,在高压测试时就具有越高的击穿电压,即具有更好的耐压性能。同时用来表征器件漏电的参数(IDDQ)也表明:越小的衬底硅倾斜角度也对应着较少的漏电和相对收敛的漏电数值分布。这两个电学参数都表明:在研究的范围内,衬底硅的倾斜角度越小,应力诱生的滑移位错就越少,即改变衬底硅的倾斜角度,可以有效地抑制滑移位错缺陷的产生,从而提高芯片的电学性能,提高产品的良率和可靠性。