16位改进型条件进位加法器电路设计

作者：李彦平; 王文俊

来源：兵工自动化, 2020, 39(11): 44-47.

• 布尔函数
• 16位加法器
• 条件进位加法器

为提升数字信号处理电路的性能,对16位传统条件进位加法器(conditional carry select adder,CCS)的逻辑层布尔函数提出一种改进方案。使用Verilog语言和Synopsys对16位改进型和传统型条件进位加法器进行仿真分析。结果表明:该方案能在加法器功耗下降的同时实现关键路径延迟的明显降低,性能明显优于传统加法器。