一种针对3D芯片的BIST设计方法

作者：王伟; 高晶晶; 方芳; 陈田; 兰方勇; 李杨

来源：电子测量与仪器学报, 2012, (03): 215-222.

• 3D芯片
• 绑定前测试
• 绑定后测试
• 内建自测试 3D chips
• before bounding test
• after bounding test
• built-in self test

提出了一种基于分层结构的内建自测试(BIST)设计方法—3DC-BIST(3D Circuit-BIST)。根据3D芯片的绑定前测试和绑定后测试阶段,针对3D芯片除底层外的各层电路结构,采用传统方法,设计用于绑定前测试的相应BIST结构;针对3D芯片底层电路结构与整体结构,通过向量调整技术,设计既能用于底层电路绑定前测试又能用于整体3D芯片绑定后测试的BIST结构。给出了一种针对3D芯片的BIST设计方法,与传统方法相比减少了面积开销。实验结果表明该结构在实现与传统3D BIST方法同样故障覆盖率的条件下,3D平面面积开销相比传统设计方法减少了6.41%。

• 单位
  合肥工业大学