一种基于FPGA进位链的时间数字转换器

作者：王巍; 周浩; 熊拼搏; 李双巧; 杨皓; 杨正琳; 袁军

来源：微电子学, 2016, 46(06): 777-787.

DOI：10.13911/j.cnki.1004-3365.2016.06.013

• 时间数字转换器
• 进位链
• CARRY4
• 布局布线
• 可编程逻辑器件

提出了一种基于Xilinx Virtex-5FPGA的时间数字转换器。利用Virtex-5中专用进位链CARRY4构造的延迟链,对时钟周期进行内插以得到更高精度的测量。此外,运用布局布线约束来减少延迟链的不一致性,降低了微分非线性(DNL)以及积分非线性(INL)。仿真结果表明,最低有效位(LSB)为52.22ps,精度(RMS)约为25ps,INL为00.9LSB,DNL为-0.030.1LSB。

• 单位
  重庆邮电大学