锁相环相位噪声的研究与仿真

作者：杨沛; 张磊; 王平连; 李绪志

来源：电子测量技术, 2009, 32(04): 35-37+48.

DOI：10.19651/j.cnki.emt.2009.04.010

• 锁相环
• 相位噪声
• 频率合成 PLL
• phase noise
• frequency synthesis

锁相环在数字电路中一个重要的应用就是作为频率合成器产生高性能的时钟。本文介绍了锁相环的工作原理,重点研究了锁相环输出时钟的相位噪声的影响因素。通过对其线性环路模型进行频域分析,运用反馈控制理论,讨论了环路内各器件的噪声对其输出信号相位噪声的影响。得到了锁相环能良好改善环路带内噪声的分析结果,并且利用ADS搭建仿真电路,验证分析结果,为今后高性能频率合成器的设计和应用提供参考依据。

• 单位
  中国科学院光电研究院; 中国科学院研究生院