科研之友
微信
新浪微博
Facebook
分享链接
摘要
针对10 Gbps高速SerDes发送端信号完整性问题，对关键模块进行优化设计，包括高速串行器、前馈均衡电路(FFE)、电流数模转换器(IDAC)控制电路等。为降低时钟性能的要求，对传统电流模逻辑(CML)串行器进行改进，通过调整时钟占空比的方法，设计四分之一速率的串行器，并依次更替控制输入数据的等相位差时钟，可以得到FFE所需的多路延迟数据。为了均衡由于信道的各种非理想因素产生的信号频率上的衰减，采用IDAC控制抽头系数的三抽头前馈均衡器对线路衰减进行均衡，提出使用MATLAB对信道衰减进行建模，并以此来设计滤波器的方法，快速简便确定抽头系数，将抽头系数映射到IDAC的不同控制位从而获得针对不同信道衰减的FFE。最终，设计基于TSMC 28nm CMOS工艺实现。仿真结果显示数据传输达10 Gbps时高速串行器逻辑正常，数据眼图良好，输出抖动在0.09 UI,满足高速背板通信电路的标准。
-
单位南京航空航天大学; 电子信息工程学院
