基于寄存器重定时的流水线时序电路再综合算法

作者：李鹏; 郭小波; 王禹

来源：河南工程学院学报(自然科学版), 2019, 31(03): 54-59.

DOI：10.16203/j.cnki.41-1397/n.2019.03.013

• 流水线
• FPGA
• 再综合
• 寄存器
• 重定时

FPGA查找表网表可以用布尔满足性一致的电路代替,由于受到时序线路关键路径时延的限制,传统再综合方案不能做到面积最佳优化。利用时序电路中各流水级中存在的时间裕量可以补充查找表,再综合方案中增加的路径时延,从而能得到最佳的面积优化方案。实验数据表明,该算法能进一步提高查找表的面积优化能力。

• 单位
  河南工程学院