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摘要
在先进工艺节点(7 nm,5 nm及以下)下，电路老化已经成为制约芯片性能和可靠性的“卡脖子”难题。老化效应将导致器件延时增大，进而产生时序违例的风险。数字电路设计工程师需要在时序分析中预判老化后的时序情况，并针对性地设置时序裕量，才能确保芯片在服役期限中可靠地运行。鉴于此，导入基于Liberate+Tempus的考虑老化效应的静态时序分析(aging-aware STA)方案。评估结果显示，该方案能在兼顾效率、准确性、多样场景老化时序分析的同时实现时序裕量释放，为达成具备更高可靠性和更佳性能的先进芯片设计提供有力依据。
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