基于摆幅恢复传输管逻辑的高性能全加器设计

作者：韩金亮; 张跃军^*; 温亮; 张会红

来源：工程科学学报, 2020, 42(08): 1065-1073.

DOI：10.13374/j.issn2095-9389.2019.08.03.001

• 异或/同或
• 摆幅恢复
• 高性能全加器
• 阈值损失
• 全摆幅

为了降低硬件开销,越来越多的加法器电路采用传输管逻辑来减少晶体管数量,同时导致阈值损失、性能降低等问题.本文通过对摆幅恢复逻辑与全加器电路的研究,提出一种基于摆幅恢复传输管逻辑(Swing restored pass transistor logic,SRPL)的全加器设计方案.该方案首先分析电路的阈值损失机理,结合晶体管传输高、低电平的特性,提出一种摆幅恢复传输管逻辑的设计方法;然后,采用对称结构设计无延时偏差输出的异或/同或电路,利用MOS管补偿阈值损失的方式,实现异或/同或电路的全摆幅输出;最后,将异或/同或电路融合于全加器结构,结合4T XOR求和电路与改进的传输门进位电路实现摆幅恢复的高性能全加器.在TSMC 65 nm工艺下,本文采用HSPICE仿真验证所设计的逻辑功能,与文献相比延时降低10.8%,功耗延时积(Power-delay product, PDP)减少13.5%以上.

• 单位
  宁波大学