基于快速滤波算法的卷积神经网络加速器设计

作者：王巍; 周凯利^*; 王伊昌; 王广; 袁军

来源：电子与信息学报, 2019, 41(11): 2578-2584.

DOI：10.11999/JEIT190037

• 卷积神经网络
• 快速滤波算法
• FPGA
• 并行结构

为减少卷积神经网络(CNN)的计算量,该文将2维快速滤波算法引入到卷积神经网络,并提出一种在FPGA上实现CNN逐层加速的硬件架构。首先,采用循环变换方法设计行缓存循环控制单元,用于有效地管理不同卷积窗口以及不同层之间的输入特征图数据,并通过标志信号启动卷积计算加速单元来实现逐层加速;其次,设计了基于4并行快速滤波算法的卷积计算加速单元,该单元采用若干小滤波器组成的复杂度较低的并行滤波结构来实现。利用手写数字集MNIST对所设计的CNN加速器电路进行测试,结果表明:在xilinx kintex7平台上,输入时钟为100 MHz时,电路的计算性能达到了20.49 GOPS,识别率为98.68%。可见通过减少CNN的计算量,能够提高电路的计算性能。

• 单位
  重庆邮电大学