Verilog HDL编码的综合与优化

作者：王鹏; 张玉峰; 徐华结

来源：赤峰学院学报(自然科学版), 2018, 34(12): 68-70.

DOI：10.13398/j.cnki.issn1673-260x.2018.12.024

• Verilog HDL
• 综合
• 门级网表
• 流水线

综合是将verilog HDL语言描述的RTL级电路映射成门级网表的过程,正确的理解Verilog HDL编码和综合过程中出现的各种变换,可以避免生成的门级网表与预期设计目标之间的偏差,同时不同的代码结构可以对综合生成电路进行优化,在电路的面积、功耗和性能之间进行平衡.本文通过介绍verilog HDL示例来阐述代码的编写和综合中的变换对生成电路网表的影响以及性能之间的平衡,为设计者在电路设计过程中提供参考,提高生成网表的准确度和工作效率.

• 单位
  池州学院