HPEC中子程序级推测并行性分析

作者：王欣夷; 王耀彬^*; 李凌; 杨洋; 卜得庆; 刘志勤

来源：计算机工程, 2020, 46(08): 210-222.

DOI：10.19678/j.issn.1000-3428.0055295

• 线程级推测
• 多核芯片
• HPEC基准套件
• 数据依赖
• 动态剖析

线程级推测(TLS)技术的有效运用可提高多核芯片的硬件资源利用率,其已在多种串行应用的自动并行化工作中取得了较好效果,但目前缺乏对HPEC应用子程序级线程推测方面的有效分析。针对该问题,设计子程序级推测的剖析机制及核心数据结构,选取HPEC中7个具有代表性的程序,挖掘其子程序级的最大潜在并行性,并结合线程粒度、并行覆盖率、子程序调用次数、数据依赖及源码,对程序的加速比进行分析。实验结果表明,fdfir、svd、db和ga程序的加速比在2.23～11.31,tdfir程序的加速效果最好,加速比达到221.78,对于包含多次非重度数据依赖子程序调用的应用,更适合采用子程序级TLS技术测试其并行性。

• 单位
  西南科技大学; 四川省计算机研究院